柏涵 – 陌双

我们知道，同步电路中的数据无论何时都与时钟同步，而异步电路中的数据则特立独行、无拘无束。但无论是哪一种，只要工作稳定就是好电路。

但如果我们遇到异步信号需要接入同步电路（如异步信号同步化），这时会遇到什么问题？如何解决？让我们来看看吧。

可编逻辑 – 建立保持时间2

前面在讲到 “ 脉冲D触发器 ” 和 “ 边沿D触发器 ” 时，都遇到了不稳定状态（亚稳定状态）。前者是在正常工作中出现，我们选择了优化器件；后者是在建立保持时间不够时出现，我们选择了提供充足的时间，或多级级联（异步信号接入同步电路时会用到，下一篇文章会讲）。

今天让我们看看，同步电路内部，建立保持时间如何设计充足的吧。

“ 边沿D触发器 ” 相较于 “ 脉冲D触发器 ” 有更好的使用性，设计人员只用关注Data在Clock上升沿前后的稳定情况，就可以轻松完成如数据锁存，数据同步等功能。

那Clock上升沿前后如果不稳定，会发生什么呢？让我们来看看吧。

（可编逻辑 – RS触发器 D触发器）提到的 “ 脉冲D触发器 ” ，其CP信号等于1时，输出Q会随着输入D的变化而变化，只有当CP等于0才锁定。这虽然产生了一段时间的稳定输出，但只能在CP等于0时做一些操作，难免增加了设计难度。

那下面就来看看升级版 “ 边沿D触发器 ” 是如何化解这个尴尬的吧。