发布于2021年9月17日2021年9月24日可编逻辑 – 建立保持时间2 保持时间, 建立时间富余量, 最大时钟频率, 最小建立时间, 流水线设计 前面在讲到 “ 脉冲D触发器 ” 和 “ 边沿D触发器 ” 时，都遇到了不稳定状态（亚稳定状态）。前者是在正常工作中出现，我们选择了优化器件；后者是在建立保持时间不够时出现，我们选择了提供充足的时间，或多级级联（异步信号接入同步电路时会用到，下一篇文章会讲）。 今天让我们看看，同步电路内部，建立保持时间如何设计充足的吧。 继续阅读“可编逻辑 – 建立保持时间2”
